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请教大神Veriloga中transition的用法上的几个问题 - EDA资源 . . .
LZ是初学者，最近在使用Veriloga对电路进行描述，现在对于transition的用法有一个疑问，在transition中定义上升下降时间以及脉冲宽度后可以产生一个单脉冲，如果在这个脉冲之后的若干秒，我想再产生一个脉冲，应该如何描述？
[资料] 分享一个中文veriloga教程，用于ams混合仿真
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog RF IC 设计 › Analog RF IC 资料共享 › 分享一个中文veriloga教程，用于ams混合仿真
VerilogA 能否描述异步复位的D触发器? - Analog RF IC 设计 . . .
我是做analog的，如果我现在有一个模拟电路，里面一些开关需要用复杂的数字电路控制，我希望用hdl描述这部分数字电路，然后综合，最后在版图阶段将数字模拟连接。那么我模拟部分的pre layout simulation应该怎么做呢？是否应该用verilogA对数字部分建模
VerilogA 参考手册 - Analog RF IC 资料共享 - EETOP 创芯网 . . .
最近常用到VerilogA，因此整理了下各类参考手册，基本都大差不差。可以根据手册直接查找相关函数及示例增强理解（不仅是Cadence手册）。 VerilogA 参考手册 ,EETOP 创芯网论坛 (原名：电子顶级开发网)
Cadence veriloga理想DAC相关问题 - Analog RF IC 设计讨论 . . .
V(vout) <+ transition( vref*out_scaled 4095, 0, 0, 0 ); end endmodule 问题：输出信号vout的rising time falling time 均设为0了，为何仿真出来后，输出的信号仍然有接近9us的延时？？不应该是立刻响应嘛，起码也不会比控制信号的延时多那么多。附图：
[求助] 为什么Verilog-A写的代码会改变仿真的步长？
麻烦各位大佬指点，谢谢 1 楼主写了一个比较器的verilogA模块，希望能加快仿真，但是使用这个代码之后，仿真的步长变得特别短，仿真变得更慢了。
verilog-A定时操作求助 - Analog RF IC 设计讨论 - EETOP 创 . . .
想用verilog-A写一个模型，实现功能如下：输入信号是一个周期不固定的方波，输出信号也是一个方波，输出信号的上升沿是由输入信号的上升沿确定的，上升沿到来后，维持一个 verilog-A定时操作求助 ,EETOP 创芯网论坛 (原名：电子顶级开发网) 本帖最后由 wind2000sp3 于 2016-4-20 18:03 编辑
关于VerilogA语言中for语句中能增加transition语句 - Analog . . .
你好，我想问一下，在VerilogA语言中for循环语句中能增加transition语句吗？谢谢大家。关于VerilogA语言中for语句中能增加transition语句 ,EETOP 创芯网论坛 (原名：电子顶级开发网)